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VHDLmipsPipeline
- 32 位MIP流水线CPU设计，5 stage，代码详细，包括ALU,存储器,寄存器等，是个很不错的CPU设计-32 MIP pipelined CPU design, 5 stage, the code in detail, including the ALU, memory, registers, etc. is a very good CPU design
overall
- 简单的CPU编程,使用VC++，流水线-A simple CPU programming, using VC++, assembly line ~~~~~~~~~~
dlx
- 一个简单的流水线cpu程序，具有加减乘除，移位等功能。-a simple stream
simpleCPUdesign
- 本文档介绍了一个简单的单周期CPU，和流水线CPU的实现过程。 这是我们完成伯克利大学EECS系计算机系统结构课程的实验文档，实验信息见http://www-inst.eecs.berkeley.edu/~cs152/fa05/-This document describes a simple single-cycle CPU, and CPU pipeline implementation process. This is the complete Berkeley EECS Departme
071221088
- 实现一个简单的单周期流水线CPU，使用verilog语言开发 在quartus平台下运行-Implement a simple single-cycle pipelined CPU, using verilog language development platform running in quartus
061110061
- 在quartus平台下使用verilog语言编程实现简单的单流水线CPU，可以执行16条基本指令-Quartus platform in the verilog language programming using a simple single-line CPU, can perform 16 basic instructions
pipeline_test
- 流水线CPU,将指令的运行分为五个段，这是个五段流水线-pipeline CPU
cpudeliushuixianjiegou
- 根据流水线的基本原理 ,阐述了64位 RISC CPU的5级流水线结构和功能.重点介绍了流水线的 功能单元以及各单元的基本操作 流水线暂停和异常的处理方法 -According to the basic principles of line, 64-bit RISC CPU described the 5-stage pipeline structure and function. Focuses on the assembly line of functional units and th
NonPipelined_Design
- 用VHDL实现的非流水线CPU设计，可以稍加改动变成流水线设计-VHDL implementation with non-pipelined CPU design
PipelinedCPU
- 用Verilog语言实现的流水线CPU设计，大家可以参考一下。-Using Verilog design language of the line CPU, you can reference.
lab
- 系统结构实验报告，WinDLX模拟器是一个图形化、交互式的DLX流水线模拟器，能够演示DLX流水线是如何工作的。该模拟器可以装载DLX汇编语言程序（后缀为“.s”的文件），然后单步、设断点或是连续执行该程序。CPU的寄存器、流水线、I/O和存储器都可以用图形表示出来，以形象生动的方式描述DLX流水线的工作过程。模拟器还提供了对流水线操作的统计功能，便于对流水线进行性能分析。-Computer Systems Architecture Lab
cpupipeline
- 流水线CPU，支持20多种指令，经过仿真测试-pipeline cpu
cod_lab6_all
- 单周期cpu的流水线设计 是一个完整的工程- Monocycle cpu assembly line design
mips3
- Modelsim+DC开发的4级流水线结构的MIPS CPU-mips 4level cpu
MIPS_cpu_verilog
- 带流水线的类MIPS CPU verilog源代码-With lines of class MIPS CPU verilog source code
pipeline_cpu
- 流水线cpu，pipeline_cpu,南大计算机系计算机组成原理实验-Pipeline cpu, pipeline_cpu, Nanjing University Department of Computer Science Computer Composition principle experiment
SRC
- 流水线cpu 顶层模块verilog源代码，和ALU子模块源代码-Pipelined cpu top-level module verilog source code, and the ALU sub-module source code
PipelineCPU2
- Modulsim下Verilog写的五级流水线32位简易CPU-five level pipeline CPU written in Verilog.
lab06
- 流水线CPU设计，最接近真实运行的学生实验课的CPU设计，是组成原理实验课大作业，包涵详细讲解-CPU design
DataCycle
- 一个计算机原理课程设计的作业，5级流水线CPU，指令集到代码均为自己设计，有最终报告文档，组建说明，并行除法，16位字长，定长指令，Verilog源代码，顶层设计图。结构简单，冲突解决方式也很简单，代码量小。-cpu cpu cpu cpu cpu cpu cpu cpu